ポケコン（G850）用拡張基板（その６）確認事項５

「ポケコン（G850）用拡張基板（その２）確認事項」の記事で C000H - FFFFH のバンク（以降、C000H バンクと記す） でバンク No. 0 から 15 までについての調査結果を書きましたが、69H ポートでバンク No. を 63 まで設定できることが判り追加で調査しました。

　結論から先に書くとやはり C000H バンクを外部メモリに割り当てられる可能性は見出せませんでした（もしかしたら前回の記事で書いた CP/Mのサイズを64Kに拡張できるかと期待したのですが）。

　確認用のプログラムは下記の通りで、上記のポートに 0 から 63 までのバンク No. を設定し、各バンク設定時に 100H バイトのデータを 1000H 以降のメモリにコピーするというものです。

C000H バンクの切替え試験プログラム（Z80アセンブラ）

;+++++++++++++++++++++++++++++++++++ ; Bank C000H test V2 for Eborsy ; Ver 0.01 2021/12/31 by skyriver ;+++++++++++++++++++++++++++++++++++ 0100 ORGAD EQU 0100H ; +++ 850 I/O +++ 0017 INTMASK EQU 017H ; interrupy mask 0019 BANKSEL EQU 019H ; select bank 8000h,c000h 0069 BANKSE2 EQU 069H ; select bank c000h, 0..511 ; +++ GAL I/O address +++ 0080 AdrSdcs EQU 80H ; set SDCS(D0) 0081 AdrSpiD EQU 81H ; write/read SPI data(D0) ; +++ memory adress +++ C000 BNKADR EQU 0C000H 1000 SAVADR EQU 01000H 0040 UNTIL EQU 40H ; invest bank No. to 0000' ASEG ORG ORGAD 0100 F3 Start: DI 0101 21 1000 LD HL,SAVADR 0104 1E FF LD E,055H 0106 3E 40 LD A,UNTIL 0108 73 Ini: LD (HL),E 0109 23 INC HL 010A BC CP H 010B C2 0108 JP NZ,Ini 010E 3E 01 LD A,1 0110 D3 80 OUT (AdrSdcs),A ; set SDCS:0 0112 DB 69 IN A,(BANKSE2) 0114 F5 PUSH AF 0115 11 1000 LD DE,SAVADR 0118 AF XOR A 0119 D3 69 Loop: OUT (BANKSE2),A 011B 21 C000 LD HL,BNKADR 011E 01 0100 LD BC,0100H 0121 ED B0 LDIR 0123 3C INC A 0124 FE 40 CP UNTIL 0126 DA 0119 JP C,Loop 0129 AF NEXT: XOR A 012A D3 80 OUT (AdrSdcs),A ; set SDCS:1 012C F1 POP AF 012D D3 69 OUT (BANKSE2),A ; restore setting 012F FB EI 0130 C9 RET END

　上の試験プログラムを実行した際のロジアナ波形が下図になります。SDCS/ が "0" の部分がバンク切替え動作中の箇所です。BK0 と BK1 にはバンク No. の下位 2 ビットが出力されています。

C000H バンク試験プログラム実行中の波形 [sampling:25MHz]

　バンク No. 63 の時のメモリコピー中の拡大波形が下図になります。"A1マーカー"部が C000H バンク内メモリの読込みで"A2マーカー"部が読込んたデータを 1000H からのバッファに書き込んでいる部分になります。
　システムバスの D0 を 10K でプルダウンした状態で試験プログラムを実行していますが、下図から判るようにアクセス時に D0 は '1' になっているので、このタイミングでデータバスに出力しているチップがあるということになります（フローティング状態であったなら外部メモリをアサイン可能なのに）

C000H バンクの63バンク設定時の波形 [sampling:25MHz]

　サイズが大きいですが、バッファにコピーされた各バンク内メモリの内容をダンプ表示したものも貼っておきます。
　1000H がバンク０、1100H がバンク１、4F00H がバンク 63 になります。
　冒頭で書いた以前の調査記事でも書いたようにバンク 10（1A00H）、バンク 11（1B00H）、バンク 12（1C00H）の３つのバンクで同じ内容が見えています。また、バンク 32 以降は バンク 0 からのイメージが見えています。
　面白いのは下記のようにバンク No. 16 から 21 までは 17 を除いて固有の内容だったということです。C000H バンクは重複は多少あるものの 15 バンクまでメモリが実装されていると思っていましたが、それより多かったんですね。

    バンク No.  メモリ内容
    16(2000H)   　固有の内容
    17(2100H)   　バンク 10,11,12 と同じ内容
    18(2200H)   　固有の内容
       .              .
       .              .
    21(2500H)     固有の内容

C000H バンク No. 0-63 設定時のメモリ内容

#d1000 1000: C3 AD 13 00 00 00 00 00 00 00 00 00 00 00 00 00 ................ 1010: 21 31 7F CB 8E 21 18 7F 18 12 21 31 7F CB 96 21 !1...!....!1...! 1020: 20 7F 18 08 21 31 7F CB 86 21 10 7F 3E 00 77 2C ...!1...!..>.w, 1030: 77 2C 77 2C 77 2C 77 2C 77 2C 77 2C 77 C9 21 31 w,w,w,w,w,w,w.!1 1040: 7F CB 8E 21 18 7F 06 08 3E 00 77 2C 10 FC 2E 1A ...!....>.w,.... 1050: CB E6 C9 21 19 7F 18 0D 21 21 7F 18 08 21 29 7F ...!....!!...!). 1060: 18 03 21 11 7F 7E E6 F0 77 2C 06 06 3E 00 77 2C ..!..~..w,..>.w, 1070: 10 FC C9 21 18 7F 18 03 21 10 7F 36 00 2C 7E E6 ...!....!..6.,~. 1080: 0F 77 C9 C3 32 85 CB 9E CB 4E 28 02 CB DE 11 28 .w..2....N(....( 1090: 7F 18 22 C3 59 85 CB 8E CB 5E 28 02 CB CE 11 18 ..".Y....^(..... 10A0: 7F 21 28 7F C3 19 81 C3 70 85 CB 86 CB 4E 28 02 .!(.....p....N(. #d1100 1100: 3E 01 D3 1A 31 FE 7F 3E 8B D3 7B 3E A0 D3 7A 3E >...1..>..{>..z> 1110: 01 D3 69 3E FF D3 16 AF D3 1B D3 11 D3 12 3E 02 ..i>..........>. 1120: D3 1E 06 D2 CB 47 CB 47 10 FA DB 1D 4F 06 0A 10 .....G.G....O... 1130: FE DB 1D A1 1F DA D6 BC 3E 03 D3 1E 21 03 79 CB ........>...!.y. 1140: 86 21 40 7F 3E 5A 77 BE 28 28 DB 19 E6 0F F6 40 .!@.>Zw.((.....@ 1150: D3 19 3E 01 D3 69 11 00 80 21 DA C3 06 11 1A BE ..>..i...!...... 1160: 20 07 13 23 10 F8 C3 10 80 3E 01 D3 19 D3 69 C3 ..#.....>....i. 1170: D6 BC 3E 01 32 00 79 CD D6 BF CD D3 BF 21 27 7F ..>.2.y......!'. 1180: 3E A5 06 06 BE 20 0B 23 10 FA BE 28 08 3E 5A BE >.... .#...(.>Z. 1190: 28 03 CD 9D C0 21 00 79 36 01 C3 CC C0 3E C3 32 (....!.y6....>.2 11A0: 00 00 21 F4 BF 22 01 00 21 03 00 06 3D AF 77 23 ..!.."..!...=.w# #d1200 1200: CD 00 DC 38 09 CD 9D FE C9 00 00 00 00 00 21 1D ...8..........!. 1210: 7F 11 15 7F 01 02 00 ED B0 1A 86 12 A7 C9 CD 00 ................ 1220: DC DA 8C 83 CD 97 FE C9 00 00 00 00 00 CD 91 FE ................ 1230: C9 00 00 00 00 00 00 00 00 CD 8B FE C9 00 00 00 ................ 1240: 00 00 00 00 00 CD 85 FE C9 00 00 00 00 00 00 00 ................ 1250: 00 00 00 00 CD 7F FE C9 00 00 00 00 00 CD 79 FE ..............y. 1260: C9 00 00 00 00 00 CD 73 FE C9 00 00 00 00 00 CD .......s........ 1270: 6D FE C9 00 00 00 00 00 CD 67 FE C9 00 00 00 00 m........g...... 1280: 00 CD 61 FE C9 00 00 00 00 00 CD 5B FE C9 00 00 ..a........[.... 1290: 00 00 00 CD 55 FE C9 00 00 00 00 00 CD 4F FE C9 ....U........O.. 12A0: 00 00 00 00 00 CD 49 FE C9 00 00 00 00 00 CD 43 ......I........C #d1300 1300: 7B FE 00 30 02 1E 00 7A FE 06 38 02 16 05 7E B7 {..0...z..8...~. 1310: C8 FE 0D 28 15 FE 0C 28 25 FE 10 38 1E D5 E5 CD ...(...(%..8.... 1320: 5F BE E1 D1 1C 7B FE 18 38 11 1E 00 14 7A FE 06 _....{..8....z.. 1330: 38 09 E5 D5 CD EB BF D1 E1 16 05 23 18 D0 E5 D5 8..........#.... 1340: CD 68 C3 D1 E1 18 F4 E5 F5 CD 72 C3 F1 57 FE 06 .h........r..W.. 1350: 38 00 1E 00 06 18 E1 7E B7 C8 FE 0D C8 E5 D5 C5 8......~........ 1360: CD 5F BE C1 D1 E1 1C 23 10 ED C9 F5 3A E3 7E E6 ._.....#....:.~. 1370: FD 18 06 F5 3A E3 7E F6 02 32 E3 7E F1 C5 D5 E5 ....:.~..2.~.... 1380: FE 20 30 24 FE 05 28 1C FE 1D 28 32 FE 1C 28 33 . 0$..(...(2..(3 1390: FE 08 28 34 FE 09 28 35 FE 12 28 36 FE 0C 28 37 ..(4..(5..(6..(7 13A0: FE 0B 28 33 E1 D1 C1 C9 FE F9 30 F8 CD B9 C2 CD ..(3......0..... #d1400 1400: 20 20 20 20 20 20 20 2A CD 05 C7 D0 CD 0C C7 D0 *........ 1410: FE 23 D8 FE 2A 3F D0 FE 2D C8 FE 40 C8 FE 5E D8 .#..*?..-..@..^. 1420: FE 60 3F D0 C8 FE 7C 3F D0 FE 7D C8 FE A1 D8 FE .`?...|?..}..... 1430: E0 3F C9 21 11 79 CB 86 CD F5 C6 FE 42 20 05 CB .?.!.y......B .. 1440: C6 CD F5 C6 DD 2B FE 0D 20 2C DD E5 CD F9 BD DD .....+.. ,...... 1450: E1 F5 CD 57 C0 F1 C9 21 7D 79 CB 86 CD 33 C7 20 ...W...!}y...3. 1460: 15 21 65 79 CB 96 3E 20 06 90 11 00 00 CD EE BF .!ey..> ........ 1470: AF 3D 32 23 79 C9 DD 23 C3 79 83 C5 D5 06 91 21 .=2#y..#.y.....! 1480: 00 7E E5 3E 20 77 23 10 FC 21 00 00 22 0E 79 CD .~.> w#..!..".y. 1490: B1 C4 20 14 3A 11 79 1F 30 0E CD DC C0 30 FB 21 .. .:.y.0....0.! 14A0: 0E 79 35 37 20 2D 18 30 CD DC C0 38 2B 3E 1E CD .y57 -.0...8+>.. #d1500 1500: 3A 65 79 E6 01 32 65 79 CD 18 C1 CD 3F C1 DD 56 :ey..2ey....?..V 1510: 4A DD 5E 4B CD 8B C2 DD 56 02 DD 5E 03 CD A7 C2 J.^K....V..^.... 1520: CD D6 C1 21 00 00 39 DD 74 0A DD 75 0B CD 4C C2 ...!..9.t..u..L. 1530: D8 3E 0B CD B0 E3 CD 0F C2 3E 07 30 08 CD B0 E3 .>.......>.0.... 1540: CD E1 D5 18 FB DD CB 4E 56 28 08 3E 15 CD DB D6 .......NV(.>.... 1550: DA BE DE 3E 0C CD 75 E5 CD C0 C2 DD CB 4C C6 DD ...>..u......L.. 1560: CB 4E 56 20 06 DD CB 4E 5E 28 05 3E 0F CD 75 E5 .NV ...N^(.>..u. 1570: CD D6 C1 CD 0F C2 CD C2 DC CD C0 C2 DD CB 4E 46 ..............NF 1580: 28 44 CD C8 DD 3E 0D CD B0 E3 DD 66 39 DD 6E 3A (D...>.....f9.n: 1590: 7C B5 20 28 3E 30 CD DB D6 FE 50 28 09 FE D0 28 |. (>0....P(...( 15A0: 05 CD E4 D5 18 EE 3E 0D DD 77 01 31 FE 7F DD E5 ......>..w.1.... #d1600 1600: 7B 84 3E C9 32 38 00 CD 02 D0 3E 00 32 01 79 32 {.>.28....>.2.y2 1610: 02 79 32 04 79 3A 03 79 E6 00 32 03 79 CD F2 C9 .y2.y:.y..2.y... 1620: 21 74 C0 11 00 00 06 90 CD F1 BF CD 02 D0 3E 06 !t............>. 1630: 32 00 79 CD 42 D3 FE 2C CA 04 C1 FE 2D CA 5B D3 2.y.B..,....-.[. 1640: FE 2E CA 8D D3 FE 34 CA DD D3 FE 35 CA 24 C3 FE ......4....5.$.. 1650: 36 CA 71 C2 FE 3C CA 92 C3 FE 3D CA 3A C4 FE 3E 6.q..<....=.:..> 1660: CA 8E CD FE 24 CA 71 D0 FE 01 CA 5F C2 FE 7E CA ....$.q...._..~. 1670: 5F C2 18 BF 2A 20 50 43 2D 47 38 35 30 56 20 56 _...* PC-G850V V 1680: 31 2E 30 32 20 43 48 45 43 4B 20 2A 31 3A 54 4F 1.02 CHECK *1:TO 1690: 54 41 4C 20 20 20 20 20 32 3A 52 41 4D 20 20 20 TAL 2:RAM 16A0: 20 20 20 20 33 3A 52 4F 4D 20 20 20 20 20 20 20 3:ROM #d1700 1700: 21 00 00 22 00 7C 22 01 7C 3E 20 11 00 00 06 60 !..".|".|> ....` 1710: CD EE BF CD 43 C0 38 22 CD 03 C2 CD EF C0 38 1A ....C.8"......8. 1720: CD 1B C2 CD 8E C1 2A 00 7C 11 01 00 19 22 00 7C ......*.|....".| 1730: 3A 02 7C CE 00 32 02 7C 18 CF CD FD BC FE 51 20 :.|..2.|......Q 1740: F9 18 C6 ED 5B 00 7C 3A 30 79 67 24 2E 00 73 23 ....[.|:0yg$..s# 1750: 72 23 13 3E 00 BD 20 F6 3E 78 BC 20 F1 ED 5B 00 r#.>.. .>x. ..[. 1760: 7C 3A 30 79 67 24 2E 00 4E 23 46 23 E5 60 69 A7 |:0yg$..N#F#.`i. 1770: ED 52 E1 20 49 13 7D FE 00 20 ED 7C FE 78 20 E8 .R. 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B0 3E 82 .y.!Jw........>. 43A0: CD 06 C3 DD 22 38 7F DD 2A E1 79 DD 23 DD 7E 00 ...."8..*.y.#.~. #d4400 4400: CD E7 C7 DA 07 C3 DD 22 20 7F CD F8 C7 DA F4 C2 ......." ....... 4410: 22 18 7F ED 53 1A 7F 22 1C 7F CD 51 CE EB CD 79 "...S.."...Q...y 4420: CE 21 00 00 22 32 77 CD 68 FE DD 2A 20 7F FD 2A .!.."2w.h..* ..* 4430: 18 7F DD E5 E1 23 23 46 23 CD CE CF CD 47 C8 DA .....##F#....G.. 4440: 47 C1 FE 01 28 24 B7 20 64 CD 70 C8 DA F7 C2 E5 G...($. d.p..... 4450: ED 5B 18 7F FD E5 E1 B7 ED 52 CB 3C CB 1D 22 26 .[.......R.<.."& 4460: 77 E1 CD 70 D0 CA 47 C1 18 43 CD DB CA DA 0D C3 w..p..G..C...... 4470: B7 C2 0D C3 CD 2B CB DA EF C2 CD 70 D0 C2 0D C3 .....+.....p.... 4480: D5 E5 C5 2A 32 77 7C B5 C2 22 C3 EB 46 23 C5 11 ...*2w|.."..F#.. 4490: 1E 77 01 0A 00 ED B0 CD EC CE D2 21 C3 C1 10 EE .w.........!.... 44A0: CD CE CF C1 E1 D1 ED 53 32 77 C3 47 C1 CD D1 C8 .......S2w.G.... #d4500 4500: E6 07 F6 B0 D3 40 DB 40 E6 80 20 FA C9 51 CD 00 .....@.@.. ..Q.. 4510: C0 3E 90 E6 0F CD 04 C0 3E 90 CD 0E C1 CD 04 C0 .>......>....... 4520: 7A D3 41 C9 CD 06 C0 3A 0D 79 C9 E5 DD E3 C5 D5 z.A....:.y...... 4530: CD 84 C0 CD 24 C0 C6 00 CD 0D C0 CD 9C C0 CD 24 ....$..........$ 4540: C0 C6 01 CD 0D C0 CD A7 C0 CD 24 C0 C6 02 CD 0D ..........$..... 4550: C0 CD C0 C0 CD 24 C0 C6 03 CD 0D C0 CD CF C0 CD .....$.......... 4560: 24 C0 C6 04 CD 0D C0 CD E8 C0 CD 24 C0 C6 05 CD $..........$.... 4570: 0D C0 CD 24 C0 D1 C1 DD E1 C9 21 01 79 E5 DD E3 ...$......!.y... 4580: C5 D5 18 E3 0E 00 DD 7E 01 CB 77 28 02 CB C9 CB .......~..w(.... 4590: 6F 28 02 CB D9 CB 5F 28 02 CB F1 C9 0E 00 DD CB o(...._(........ 45A0: 01 66 28 02 CB D9 C9 0E 00 DD CB 03 6E 28 02 CB .f(.........n(.. #d4600 4600: FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF ................ 4610: FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF ................ 4620: FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF ................ 4630: FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF ................ 4640: FF FF FF FF FF FF FF FF FF FF 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タグ：PC-G850V Eborsy G850 SDカード ポケコン メモリ増設 システムバス

ポケコン（G850）用拡張基板（その５）確認事項４

　前回の記事でPC-G850V（以降、G850と記す）のシステムボードに接続した拡張基板の Eborsy に搭載したメモリ関連の確認が完了したので、今回は最後の SDカード のインターフェースの確認について書いてみます。

　今回は SDカードのインターフェースである SPI を GAL を使って Z80のソフトウェアで実現します。とは言っても以前設計した GAL を使った Z80 ボード（Z80GAL）でやった時に書いた記事「Z80GALの構想（その６）SPIインターフェースの実装」の内容とほぼ同様です。
　下図が今回作成したシステムバス用の拡張ボードである Eborsy を使って G850 で SDカードの初期化を行った際のロジアナ波形です。SDカードからは OK 応答である 01H が返信されています。

SDカード初期化時のコマンド（CMD0）実行波形 [sampling:25MHz]

　先頭の部分を拡大したものが下図で 300K bit/sec 程度のビットレートが出ていることが判ります（読込みはもう少し遅くなります）。

SDカード初期化時の拡大波形 [sampling:25MHz]

　ということで最後に残った確認事項である「 G850 で IORQ/ をクロックに使って GAL により SDカード のインターフェースを実現できるのか」の確認結果は、「 G850 でも GAL で SDカードのインターフェースは実現可能」ということになりました。
　ここまで環境が整うと CP/M を動かしてみたくなります（というか最初からそれが目的ｗ）

　これまではハード問題等は多少あったものの比較的順調に作業できました・・・が、外部メモリ上で CP/M を動かそうとすると周期的な割込みがある上に IOCS（ Iput Output Conrol System : G850 の BIOS のようなもの）へのサービス要求毎にバンク切替えが必要で、今までの自作ボードとは違い結構手こずりました。

　漸く、安定して動くようになったのでブログ記事に書きたいと思います。
　メモリマップの概要は下表のとおりで、64KB の前半の内部メモリはほとんど空いています。また、8000H の 0,2,3 のバンクも未使用です。

address	Internal Memory	external memory
0000H - 7FFFH	wrapping modules for system call	TPA of CP/M
8000H - 9BFFH	G850's ROM	same as above (bank1)
9C00H - B1FFH	same as above	CCP & BDOS of CP/M (bank1)
B200H - BFFFH	same as above	BIOS for PC-G850V (bank1)
C000H - FFFFH	G850's system ROM (bank0-21)	----

★変更　2022/01/04　{
　C000H バンクにはその後の調査によりバンク 21 までメモリが実装されていることが判明したので 15 を 21 に修正
}

　ネット上でも G850 でCP/Mを動かしたという情報は見掛けないので、もしかしたら G850 上で初めて BDS-C を使ってコンパイルした人になったかもしれませんねｗ

　twitterにアップした動画付きメッセージを貼っておきます。

ポケコン（PC-G850V）のシステムバス用ボードに実装した増設メモリとSDカードの動作確認が完了しました
これらを使ってCP/Mの起動に成功しました
もしかしたら G850で最初にBDS-Cを使ってコンパイルした人になったかもwhttps://t.co/Uy0TA51DHu#G850 #ポケコン #Eborsy #CPM80 pic.twitter.com/kqsZmyMSu2

— skyriver (@wcinp) December 28, 2021

★追記　2021/12/29
　Eborsyの写真等を追加して YouTube にアップしました。





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タグ：メモリ増設 SDカード ポケコン システムバス PC-G850V G850 Eborsy BDS-C CP/M SPIインターフェース gal YouTube Twitter ツイッター

ポケコン（G850）用超高速Hexローダーの制作

　ポケコンのPC-G850V（以降、G850と記す）でパソコンからヘキサファイルをダウンロードする際に結構時間が掛かります。

　下図は G850 でモニタのWコマンドを使ってメモリ内容をヘキサフォーマットでパソコン側に送っている時のロジアナ波形です。送信キャラクタ間の隙間もなく詰めて送信しています。

G850送信中のロジアナ波形例 [sampling:32MHz]

★追記　2021/12/26　{
　上記の波形測定点とG850との間には論理合わせのためのインバータが入っているのでG850の外部ピンの信号は上記の逆論理になっています。以降の図においても同様です。
}

　拡大図が下図です。1 bit分の計測値が 0.10 ms になっています。ビットレートは 9600bps なのでビット当たりの時間の理論値は 0.104 ( = 1000ms / 9600 ) ms となり、下図とほぼ同じです。

G850送信中のロジアナ波形例（拡大） [sampling:32MHz]

　ところが・・ですよ。パソコンからヘキサファイルを G850 にダウンロードしている時の波形が下図でスカスカ状態です。TeraTerm を使っていて、エラーが起きないように

    1 msec / char     0 msec / line

の設定で送っています。
　TeraTermが時間を入れ過ぎているのか、予想以上にスッカスカですねぇ～（でも1文字当たりの 1 ms のウェイトを 0 ms にするとエラーが発生する）
　上記のように 9600bps では 1 ビット当たり 0.1 ms で 10 bitで 1 キャラなのでそもそも 1ms／文字 のウェイトでは 9600 bps での送信時間が 2 倍になってしまうということなのですが、実際はそれ以上にスカスカの状態でした。

PCからヘキサファイルダウンロード中のロジアナ波形例 [sampling:32MHz]

　拡大したものが下図になります。当然ですが 1 ビットの計測時間は上記の送信時とほぼ同じです。

PCからヘキサファイルダウンロード中のロジアナ波形例（拡大） [sampling:32MHz]

　パソコンで開発したソフトのヘキサファイルのダウンロードに余りにも時間が掛かって作業効率が悪いのでソフトシリアル方式のヘキサファイルのローダーを作ってみることにしました。

　ソフト制御なので1文字受信中は掛かりっきりになりますが、ストップビットを待たずにフライング処理してどこまでの速度に対応できるかが面白いところです。ノーウェイト状態で 38400 bps ではエラーになりましたが、19200 bps では問題無く動きました。
　限界ギリギリまでチューニングしきっているとはまだ言えませんが、利便性は満足いくレベルなので、作成したヘキサファイルダウンローダーを DropHx（ドロップヘックス）と命名し公開することにしました。
　気になるダウンロード時間ですが「ポケコン（PC-G850V）でGAME言語（その６）LifeGame2」の記事で公開しているライフゲームのヘキサファイルを使用して比較してみた結果が下の表です。

標準ロード方式	DropHx	ratio
3 min　27 sec ( 207sec )	7 sec	30

　標準方式の 30 倍とは予想以上に爆速になったものです ^^
　ダウンロード対象のヘキサファイルのサイズが 13188 文字なので 理論値は 6.9（=1/19200*10*13188） sec で DropHx の時間とほぼ同じです。

［使用方法］

1. メモリ領域の確保
   　モニタで USER6FFF のコマンドを実行する
   
2. DropHxのダウンロード
   　下記リンクからダウンロードした DropHx のヘキサファイルをモニタのR コマンドでダウンロードする
   
3. 起動
   　 G100 コマンドで起動する
   
4. ヘキサファイル送信
   　パソコン側からダウンロードしたいヘキサファイルを送信する
   　通信設定は 19200 bps, start bit：1, stop bit：1, parity：無し
   　フロー制御：無し、キャラクタ及びライン毎のウェイト：無し
   
5. 次回以降の起動
   　 DropHx は 自身を 6F00H 以降にコピーし、6F00H から実行されるので、2回目以降は G6F00 コマンドのみで起動可能です
   

　下記からダウンロード可能です。商用利用以外であれば自由に使用可能とします。
　尚、無保証ですので問題が発生した場合、当方では責任を負いません。
　※本ソフトは PC-G850V 用ですので他の機種の場合、シリアル速度設定の調整が必要かもしれません。

• DropHx_v002.zip

［履歴］

• 2021/12/27 Ver 0.02　末尾が6FFFHを若干超過していたので修正
• 2021/12/26 Ver 0.01a "BREAK"キーでの中断に対応
• 2021/12/25 Ver 0.01　公開

タグ：プログラム prog DropHx ヘキサファイルローダー G850 PC-G850V ポケコン

ポケコン（G850）用拡張基板（その４）確認事項３

　前回の記事で 0000H - 7FFFH バンク（以降、0000Hバンクと記す）と8000H - BFFFHバンク（以降、8000Hバンクと記す）を今回作成したシステムバス接続の拡張基板（Eborsy）に実装した外部メモリにアサインできることが判りました。今回は 0000H - BFFFH の外部メモリで動くプログラムから PC-G850V（以降、G850と記す） のBIOSをコールできるようにします。

　G850 は定期的に割込みが掛かっているので、各バンクメモリを外部メモリに切替えた状態でも割込み処理が動くようにする必要があります。初めに確認したいことは G850 の割り込みモードです。G850 の通常時にロジアナで観測した割込み処理の様子が下図です。

G850の通常時の割込み処理の様子 [sampling:25MHz]

　割込みを受け付けた部分を拡大したものが下図で "A1"のタイミングマーカー部が M1/ と IORQ/ が同時にアクティブになる Z80 の割込み応答シーケンスの始まりになります。

割込み受付部分の拡大 [sampling:25MHz]

　割り込みモード0の場合は この部分（ T3 の立上り）でデータバス上の命令コードを読込みます（下図参照）。モード１の場合はデータバス上のコードは読込まず RST38 の動作を決め打ちで実行します。この直後の MREQ/のアサートはメモリリフレッシュで続けてメモリライトが 2 回発生しています。これはリターンアドレスをスタックに書き込んでいる動作なので モード２の可能性は無くなり、モード０で１バイト命令である RSTxx 命令を読込んだかモード１かの二つの可能性に絞られます。
　ここで再度タイミングマーカー部に注目すると D0 が '0' の状態になっています。RSTxx 命令は全て D0 は '1' なので G850 の割り込みモードはモード１と言うことになります。

Z80の割込みシーケンス

　因みに G850 の RSTxx のエントリ部のコードを確認すると下記のようになっていて 0038H が割込み時の実行アドレスということになります。末尾の 0066H は NMI のエントリですが、何もせずにリターンするようになっています。

      0000 : C3  F4  BF    JP  BFF4H  
      0008 : C9            RET        
      0010 : C9            RET        
      0018 : C9            RET        
      0020 : C9            RET        
      0028 : C9            RET        
      0030 : C3  03  BD    JP  BD03H  
      0038 : C3  37  BC    JP  BC37H  
      0066 : ED  45        RETN       

　割り込みモードが判ったので、0000Hバンクと8000Hバンクを外部メモリに切替えた状態での割込み受付シーケンスを次のように実装しました（下記は概要ですが割込み禁止区間等、実際には注意すべき部分が色々あります）。

1. 0000Hバンクの外部メモリの0038H から 8000Hバンク外部メモリ上の割込み受付処理にジャンプする
2. 割込み受付処理は外部メモリ用スタックを保存し、元のスタックに切替える
3. 割込み受付処理は0000Hバンクを内部側に切替え 0000Hバンク内部メモリ内に事前に準備した割込み仲介処理にジャンプする
4. 割込み仲介処理は8000Hバンクを内部側に切替え 0038H のジャンプ命令の飛び先（本来の割込み処理）をコールする
5. 割込み仲介処理は本来の割込み処理からリターンされたら8000Hバンクを外部側に切替え、8000Hバンク上にある割込み受付処理２にジャンプする
6. 割込み受付処理２はスタックを外部メモリ処理用に戻し、0000Hバンクを外部側に切替え後、リターンする

　また上記と類似なシーケンスで外部メモリ上で動作するプログラムから G850 の BIOS をコールするための受付処理と仲介処理を作りました。
　動作確認として、外部メモリ上で動作するプログラムから1文字出力の BIOS コール（0BE62H）を使って "He" の2文字を画面出力する処理を実行し、想定通りの表示になることを確認しました。

　今回作成したプログラムのリストを以下に示します。

外部メモリ上からのBIOSコール試験プログラム（Z80アセンブラ）

;+++++++++++++++++++++++++++++++++++++++++++ ; service call from external RAM for Eborsy ; Ver 0.01 2021/12/21 by skyriver ;+++++++++++++++++++++++++++++++++++++++++++ 0100 ORGAD EQU 0100H ; +++ G850 I/O +++ 0017 INTMASK EQU 017H ; interrupy mask 0019 BANKSEL EQU 019H ; select bank 8000h,c000h 001B RAMSEL EQU 01BH ; set RAM CE 00H:internal 04H:system bus ; +++ GAL I/O address +++ 0080 AdrSdcs EQU 80H ; set SDCS(D0) 0081 AdrSpiD EQU 81H ; write/read SPI data(D0) ; +++ memory adress +++ 0000 RAMADR EQU 00000H ; start address of RAM area 8000 BNKADR EQU 08000H ; start address of bank area 0050 USEBANK EQU 050H ; use bank No. 0004 BK00EXT EQU 004H ; code to set 0000 - 7FFFF to external RAM 0038 INTRST EQU 00038H ; interrupt entry address 0066 NINTENT EQU 00066H ; NMI entry address ; +++ IOS BIOS +++ BE62 sPOUT EQU 0BE62H ; A:out chara, DE:position 0095 PR80SIZ EQU Pr8000EN - Pr8000 0000' ASEG ORG ORGAD 0100 F3 Start: DI 0101 18 32 JR St00 0103 3A 8095 IntEnt: LD A,(SavBSel) 0106 D3 19 OUT (BANKSEL),A ; restore BANK selection 0108 CD DB 0CDH ; CALL code 0109 0000 INTADR: DW 0 010B F3 DI 010C DB 19 IN A,(BANKSEL) 010E F6 50 OR USEBANK 0110 D3 19 OUT (BANKSEL),A 0112 C3 8053 JP NewIn1 0115 3A 8096 SrvEnt: LD A,(SavAreg) 0118 F5 PUSH AF 0119 3A 8095 LD A,(SavBSel) 011C D3 19 OUT (BANKSEL),A ; restore BANK selection 011E FB EI 011F F1 POP AF 0120 CD DB 0CDH ; CALL code 0121 0000 IosADR: DW 0 0123 F5 PUSH AF 0124 DB 19 IN A,(BANKSEL) 0126 F6 50 OR USEBANK 0128 F3 DI 0129 D3 19 OUT (BANKSEL),A 012B C3 8080 JP IosSer1 ; return to IOCS system 012E 3A 8095 RETURN: LD A,(SavBSEL) 0131 D3 19 OUT (BANKSEL),A 0133 FB EI 0134 C9 RET 0135 AF St00: XOR A 0136 D3 80 OUT (AdrSdcs),A 0138 DB 19 IN A,(BANKSEL) 013A 4F LD C,A 013B F6 50 OR USEBANK 013D D3 19 OUT (BANKSEL),A ; select external bank 013F 79 LD A,C 0140 32 8095 LD (SavBSel),A 0143 ED 73 809B LD (SavSP),SP 0147 31 80DF LD SP,NewSP 014A 21 0158 LD HL,Pr80Cod 014D 11 8000 LD DE,Pr8000 0150 01 0095 LD BC,PR80SIZ 0153 ED B0 LDIR 0155 C3 8000 JP Pr8000 0158 Pr80Cod: .phase BNKADR 8000 2A 0039 Pr8000: LD HL,(INTRST + 1) 8003 22 0109 LD (INTADR),HL ; set interrupt proc address 8006 3E 04 LD A,BK00EXT 8008 D3 1B OUT (RAMSEL),A 800A 3E C3 LD A,0C3H 800C 32 0038 LD (INTRST),A 800F 21 8044 LD HL,NewInt 8012 22 0039 LD (INTRST + 1),HL 8015 21 45ED LD HL,045EDH ; RETN code 8018 22 0066 LD (0066H),HL ; set NMI entry code 801B 3E 01 LD A,1 801D D3 80 OUT (AdrSdcs),A 801F FB EI 8020 21 BE62 LD HL,sPOUT 8023 22 8099 LD (SrvAdr),HL 8026 3E 48 LD A,'H' 8028 11 0000 LD DE,0 802B CD 8062 CALL IosServ 802E 3E 65 LD A,'e' 8030 11 0001 LD DE,1 8033 CD 8062 CALL IosServ 8036 AF XOR A 8037 D3 80 OUT (AdrSdcs),A 8039 F3 EXIT: DI 803A AF XOR A 803B D3 1B OUT (RAMSEL),A 803D ED 7B 809B LD SP,(SavSP) 8041 C3 012E JP RETURN 8044 F5 NewInt: PUSH AF 8045 AF XOR A 8046 D3 1B OUT (RAMSEL),A ; set 0000 - 7FFF to internal 8048 ED 73 809D LD (SavSP1),SP 804C ED 7B 809B LD SP,(SavSP) 8050 C3 0103 JP IntEnt 8053 3E 04 NewIn1: LD A,BK00EXT 8055 D3 1B OUT (RAMSEL),A 8057 ED 73 809B LD (SavSP),SP 805B ED 7B 809D LD SP,(SavSP1) 805F F1 POP AF 8060 FB EI 8061 C9 RET ; call IOCS service ; SrvAdr <- call address 8062 IosServ: 8062 32 8096 LD (SavAreg),A 8065 AF XOR A 8066 F3 DI 8067 ED 73 809D LD (SavSP1),SP 806B ED 7B 809B LD SP,(SavSP) 806F D3 1B OUT (RAMSEL),A ; set 0000 - 7FFF to internal 8071 22 8097 LD (SavHL),HL 8074 2A 8099 LD HL,(SrvAdr) 8077 22 0121 LD (IosADR),HL 807A 2A 8097 LD HL,(SavHL) 807D C3 0115 JP SrvEnt 8080 IosSer1: 8080 F1 POP AF 8081 32 8096 LD (SavAreg),A 8084 3E 04 LD A,BK00EXT 8086 D3 1B OUT (RAMSEL),A 8088 3A 8096 LD A,(SavAreg) 808B ED 73 809B LD (SavSP),SP 808F ED 7B 809D LD SP,(SavSP1) 8093 FB EI 8094 C9 RET 8095 Pr8000EN: 8095 SavBSel: DS 1 8096 SavAreg: DS 1 8097 SavHL: DS 2 8099 SrvAdr: DS 2 809B SavSP: DS 2 809D SavSP1: DS 2 809F DS 40H 80DF NewSP: END

　上記の試験プログラム実行時のロジアナ画面が下図になります。SDCS/ が'0'の部分が試験プログラム実行中の区間です。

試験プログラム実行時のロジアナ画面 [sampling:25MHz]

　下図は試験プログラム実行中に割込みが入った箇所を拡大したものです。"A1"のタイミングマーカー部が割込み開始部分で"A2"マーカー以降が各バンクが内部側に切り替わった後の処理（外部メモリ用の MCS/ がアクティブにならない）になります。

試験プログラム実行中の割込み受付部の拡大 [sampling:25MHz]

　今回は少し短いですがここまでとします。


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タグ：ポケコン メモリ増設 システムバス PC-G850V G850 Eborsy SDカード

ポケコン（G850）用拡張基板（その３）確認事項２

　前回の記事で書いたように C000H - FFFFH バンクを外部メモリへアサインできる可能性は見出せなかった（ネット上にも可能という情報は見当たらない）と言う結果でしたが、今回はネット情報でも可能と書かれている 8000H - BFFFH バンク（以降、8000Hバンクと記す）と 0000H-7FFFH バンク（以降、0000Hバンクと記す）に対する外部メモリのアサインについて確認した結果をメモしておきたいと思います。

1. 8000Hバンク切替え動作の確認
   　結果：外部メモリにアサインできた
   
   ［詳細］
   　バンクメモリを外部メモリにアサイする動作を確認する上で、まずは GAL に外部メモリの制御ロジックを入れる必要があります。ついでに後述する 0000Hバンクのメモリ切替えロジックも一緒に実装することにします。
   
   
   • 0000Hバンク用の外部メモリ
     　1BH ポートの bit2 を 1 にすると バンク内のメモリアクセス時にシステムバスの CERAM2（以降 RAMと記す）が '1'になり、システムバスに接続した外部メモリをアクセスできるようになります。
     　今回の Eborsy（システムバス用拡張ボード）に実装している外部メモリは 128K バイトの容量でメモリチップの上位アドレス A14 - A16 を GAL から出力される RA14 - RA16 に接続しています。また、外部メモリのチップセレクト信号も GAL出力の MCS/ に接続しています。
     　このバンクには、外部メモリの 0000H - 7FFFH を割り振ることにすると MCS/ は システムバスの MREQ/ と RAM がアクティブな時にアサートしなければならないので
     　　　MCS　=　RAM & MREQ ^※　でこの時
     　　　　RA16 =　0
     　　　　RA15 =　0
     　　　　RA14 =　A14（システムバス上のアドレス信号）
     とすればいいことになります。
     
     
   • 8000Hバンク用の外部メモリ
     　このバンクアクセス時に外部メモリが有効な場合にはシステムバス上の CEROM2/（以降 ROM/ と記す）が 0 になるので
     　　　MCS = CEROM2 & MREQ ^※　でこの時
     　　　　RA16 =　1
     　　　　RA15 =　BK1
     　　　　RA14 =　BK0
     とすれば外部メモリの後半をこのバンクに割り当てられることになります。
     
     ★追記　2021/12/23
     　※ RAM と CEROM2 は既に MREQ/ と ANDされているようなので MREQ/ は無くても可
     
     
   　上述のロジックを追記したものを Wincupl のシミュレータで確認した画面が下図になります。
   
   

   GALに実装したロジックのシミュレーション結果

   
   　追加したロジックは論理式のみでレジスタを使用しないので確認のために clock は不要です。RAM(CERAM2）とROM（!CEROM2）のペアで状態が3通りになっていますが、左側から 8000Hバンクが有効、0000Hバンクが有効、両方有効（MREQ がアクティブな瞬間に両者が有効な状態は実際にはあり得ない）の状態です。MCS,RA14-RA15 の各信号が前述のロジックどおりになっていることが判ります。
   
   　8000Hバンク切替えの動作確認のために作った試験プログラムが下記で、バンク番号を 0 ～ 7 の 8 通りに順次切替えてそれぞれ 8 回ずつバンク内のメモリをリード／ライトしています。
   
   

   80H バンクの切替え試験プログラム（Z80アセンブラ）

   ;+++++++++++++++++++++++++++++++++++ ; Bank 8000H test for Eborsy ; Ver 0.01 2021/12/20 by skyriver ;+++++++++++++++++++++++++++++++++++ 0100 ORGAD EQU 0100H ; +++ 850 I/O +++ 0017 INTMASK EQU 017H ; interrupy mask 0019 BANKSEL EQU 019H ; select bank 8000h,c000h ; +++ GAL I/O address +++ 0080 AdrSdcs EQU 80H ; set SDCS(D0) 0081 AdrSpiD EQU 81H ; write/read SPI data(D0) ; +++ memory adress +++ 8000 BNKADR EQU 08000H 0000' ASEG ORG ORGAD 0100 F3 Start: DI 0101 DB 19 IN A,(BANKSEL) 0103 57 LD D,A 0104 E6 0F AND 0FH 0106 5F LD E,A 0107 3E 01 LD A,1 0109 D3 80 OUT (AdrSdcs),A ; set SDCS:0 010B AF XOR A 010C B3 Loop: OR E 010D D3 19 OUT (BANKSEL),A 010F E6 F0 AND 0F0H 0111 21 8000 LD HL,BNKADR 0114 06 08 LD B,8 0116 4E Lo10: LD C,(HL) 0117 71 LD (HL),C 0118 23 INC HL 0119 10 FB DJNZ Lo10 011B C6 10 ADD A,10H 011D FE 80 CP 80H 011F C2 010C JP NZ,Loop 0122 AF XOR A 0123 D3 80 OUT (AdrSdcs),A ; set SDCS:1 0125 7A LD A,D 0126 D3 19 OUT (BANKSEL),A ; restore setting 0128 FB EI 0129 C9 RET END

   
   　下図が試験プログラム実行時のロジアナ画面です。SDCS/ が0の部分がバンクメモリをリード／ライトしている部分になります。バンク番号が 1 ～ 3 の場合でも BK0 と BK1 及び ROM/ が出力されているのは予想外でした。
   
   

   80H バンク切替え試験時のロジアナ画面（全体）　[sampling:25MHz]

   
   　下図はバンク番号として 7 を設定時のメモリアクセス部分を拡大したものです。想定通りの波形で、問題無いですね。
   
   

   80H バンク切替え試験時のロジアナ画面（拡大）　[sampling:25MHz]

   
   
   
2. 0000Hバンク切替え動作の確認
   　結果：外部メモリにアサインできた
   
   ［詳細］
   　0000Hバンクを切替えると今まで試験プログラムが動作していたメモリ領域が見えなくなるので試験プログラムを一旦 8000Hバンクに移動した後に 0000Hバンクを切替える必要があります。移動先のバンク番号は 1 とし、移動した試験プログラムでは 0000Hバンクを外部メモリ側に切替える前後で、それぞれ 32 回ずつ 0000Hバンク内のメモリをリード／ライトするようにしました。更にスタックも8000Hバンク上にに切り替え、試験プログラムをコールする（今まではジャンプのみ）ようにしました。
   
   

   0000Hバンクの切替え試験プログラム１（Z80アセンブラ）

   ;+++++++++++++++++++++++++++++++++++ ; Bank 0000H select test for Eborsy ; Ver 0.01 2021/12/20 by skyriver ;+++++++++++++++++++++++++++++++++++ 0100 ORGAD EQU 0100H ; +++ 850 I/O +++ 0017 INTMASK EQU 017H ; interrupy mask 0019 BANKSEL EQU 019H ; select bank 8000h,c000h 001B RAMSEL EQU 01BH ; set RAM CE 00H:internal 04H:system bus ; +++ GAL I/O address +++ 0080 AdrSdcs EQU 80H ; set SDCS(D0) 0081 AdrSpiD EQU 81H ; write/read SPI data(D0) ; +++ memory adress +++ 8000 BNKADR EQU 08000H 8100 STACKSV EQU 08100H 8200 STACK EQU 08200H 0026 ProgSiz EQU (ProgEn - PRogSt) 0000' ASEG ORG ORGAD 0100 F3 Start: DI 0101 3E 01 LD A,1 0103 D3 80 OUT (AdrSdcs),A ; set SDCS:0 0105 AF XOR A 0106 D3 80 OUT (AdrSdcs),A ; set SDCS:1 0108 DB 19 IN A,(BANKSEL) 010A 32 0159 LD (BankDat),A ; save bank setting 010D E6 0F AND 0FH 010F F6 50 OR 50H 0111 D3 19 OUT (BANKSEL),A ; enable bank1 0113 ED 73 8100 LD (STACKSV),SP 0117 31 8200 LD SP,STACK 011A 21 0133 LD HL,ProgSt 011D 11 8000 LD DE,BNKADR 0120 01 0026 LD BC,ProgSiz 0123 ED B0 LDIR ; move check program 0125 CD 8000 CALL BNKADR 0128 ED 7B 8100 LD SP,(STACKSV) 012C 3A 0159 LD A,(BankDat) 012F D3 19 OUT (BANKSEL),A ; restore setting 0131 FB EI 0132 C9 RET 0133 ProgSt: .phase BNKADR 8000 3E 01 LD A,1 8002 D3 80 OUT (AdrSdcs),A ; set SDCS:0 8004 21 0000 LD HL,0 8007 06 20 LD B,32 8009 56 Loop1: LD D,(HL) 800A 72 LD (HL),D 800B 23 INC HL 800C 10 FB DJNZ Loop1 800E DB 1B IN A,(RAMSEL) 8010 5F LD E,A 8011 F6 04 OR 04H 8013 D3 1B OUT (RAMSEL),A ; select 0000-7FFF to system bus 8015 21 0000 LD HL,0 8018 06 20 LD B,32 801A 56 Loop2: LD D,(HL) 801B 72 LD (HL),D 801C 23 INC HL 801D 10 FB DJNZ Loop2 801F AF XOR A 8020 D3 80 OUT (AdrSdcs),A ; set SDCS:1 8022 7B LD A,E 8023 D3 1B OUT (RAMSEL),A ; restore setting 8025 C9 RET .dephase 0159 ProgEn: 0159 BankDat: 0159 DS 1 ; original bank setting data END

   
   　試験プログラム実行時のロジアナ画面が下図です。試験プログラム開始時にマーキングとして SDCS/ を一瞬 0 に設定し、8000Hバンク上に移動した試験プログラムが実行中は SDCS/ を 0 にしています。RAM から判るように、0000Hバンクは SDCS/ が 0 の期間の前半が内部側、後半が外部側に切り替えられています。
   
   

   00H バンク切替え試験時のロジアナ画面（全体）　[sampling:25MHz]

   
   　下図は 0000Hバンクが内部側の時にバンク内メモリをアクセスしている部分を拡大したものです。RAM 信号は 0 のままで想定通りです。BK0 が動いているのが面白いですね。
   
   

   00H バンク切替え試験時のロジアナ画面（切替え前）　[sampling:25MHz]

   
   　下図は 0000H バンクが外部側に設定されている時のバンク内メモリアクセスの状況です。バンク内メモリをアクセス時に想定通り RAM が 1 になっています。
   
   

   00H バンク切替え試験時のロジアナ画面（切替え後）　[sampling:25MHz]

   
   　アクセスだけでは不十分（Z80はM1サイクル時に最もメモリアクセスが速い）なので下記のような 0000Hバンクの外部メモリ側で動作する試験プログラムを作成し確認し（遊んでみ）ました。そろそろデバッガが欲しくなるくらいの複雑さになってきましたがまだ大丈夫ですｗ
   
   
   1. SDCS/を一瞬 0 にしてマーキング
   2. 8000Hバンクをバンク番号 1 に設定
   3. スタックを 8000Hバンク上に切り直し
   4. 8000Hバンクに試験プログラムを転送後、コール
   5. 8000Hバンク上の試験プログラムでは SDCS/ を一瞬 0 にマーキング
   6. 0000Hバンクを外部側に設定
   7. 0000Hバンクに試験プログラムを転送し、コール
   8. 0000Hバンク上の試験プログラムは開始時に SDCS/ を 0 に設定
   9. 0000Hバンク内メモリと 8000Hバンク内メモリを交互に 32 回リード／ライト
   10. SDCS/ を 1 に設定し、リターン
   11. 8000Hバンク上の試験プログラムは 自身のリターン先アドレスに76H（HALT)命令をライト
   12. 0000Hバンクを内部側に切替えし、リターン
   13. 0000Hバンク上のもともとあった試験プログラムはスタックを元の値に戻し、リターン
   
   試験プログラムのリストは下記になります。
   
   

   0000Hバンクの切替え試験プログラム２（Z80アセンブラ）

   ;+++++++++++++++++++++++++++++++++++ ; Bank 0000H run test for Eborsy ; Ver 0.01 2021/12/20 by skyriver ;+++++++++++++++++++++++++++++++++++ 0100 ORGAD EQU 0100H ; +++ 850 I/O +++ 0017 INTMASK EQU 017H ; interrupy mask 0019 BANKSEL EQU 019H ; select bank 8000h,c000h 001B RAMSEL EQU 01BH ; set RAM CE 00H:internal 04H:system bus ; +++ GAL I/O address +++ 0080 AdrSdcs EQU 80H ; set SDCS(D0) 0081 AdrSpiD EQU 81H ; write/read SPI data(D0) ; +++ memory adress +++ 0000 RAMADR EQU 00000H ; start address of RAM area 8000 BNKADR EQU 08000H ; start address of bank area 8100 BNKWRK EQU 08100H ; work area in bank 004A ProgSiz EQU (BkPgEn - BkPgSt) ; bank prog size 001A RamPSz EQU (RamPEn - RamPSt) ; RAM prog size 0000' ASEG ORG ORGAD 0100 F3 Start: DI 0101 3E 01 LD A,1 0103 D3 80 OUT (AdrSdcs),A ; set SDCS:0 0105 AF XOR A 0106 D3 80 OUT (AdrSdcs),A ; set SDCS:1 0108 DB 19 IN A,(BANKSEL) 010A 32 017D LD (BankDat),A ; save bank setting 010D E6 0F AND 0FH 010F F6 50 OR 50H 0111 D3 19 OUT (BANKSEL),A ; enable bank1 0113 ED 73 8101 LD (StackSv),SP ; save stack 0117 31 810D LD SP,StackTop 011A 21 0133 LD HL,BkPgSt 011D 11 8000 LD DE,BNKADR 0120 01 004A LD BC,ProgSiz 0123 ED B0 LDIR ; move check program 0125 CD 8000 CALL BNKADR 0128 ED 7B 8101 RetAd: LD SP,(StackSv) ; return addres from bank prog 012C 3A 017D LD A,(BankDat) 012F D3 19 OUT (BANKSEL),A ; restore setting 0131 FB EI 0132 C9 RET 0133 BkPgSt: ; bank prog code's start address .phase BNKADR 8000 3E 01 LD A,1 8002 D3 80 OUT (AdrSdcs),A ; set SDCS:0 8004 AF XOR A 8005 D3 80 OUT (AdrSdcs),A ; set SDCS:1 8007 DB 1B IN A,(RAMSEL) 8009 32 8100 LD (RamDat),A 800C F6 04 OR 04H 800E D3 1B OUT (RAMSEL),A ; select 0000-7FFF to system bus 8010 21 8030 LD HL,RamPCod 8013 11 0163 LD DE,RamPSt 8016 01 001A LD BC,RamPSz 8019 ED B0 LDIR ; copy RAM prog code to RAM 801B CD 0163 CALL RamPSt 801E 3E 76 LD A,076H ; HALT code 8020 32 0128 LD (RetAd),A 8023 3A 8100 LD A,(RamDat) 8026 D3 1B OUT (RAMSEL),A ; restore setting 8028 C9 RET 8029 DS (( $ + 0FH ) AND 0FFF0H) - $ 8030 RamPCod: ; RAM program code start address .dephase 0163 RamPSt: ; RAM code start address 0163 3E 01 LD A,1 0165 D3 80 OUT (AdrSdcs),A ; set SDCS:0 0167 21 0000 LD HL,RAMADR 016A 11 8000 LD DE,BNKADR 016D 06 20 LD B,32 016F 7E Loop: LD A,(HL) 0170 77 LD (HL),A 0171 EB EX DE,HL 0172 7E LD A,(HL) 0173 77 LD (HL),A 0174 EB EX DE,HL 0175 23 INC HL 0176 13 INC DE 0177 10 F6 DJNZ Loop 0179 AF XOR A 017A D3 80 OUT (AdrSdcs),A ; set SDCS:1 017C C9 RET 017D RamPEn: ; RAM prog end address 017D BkPgEn: ; bank prog code's end address 017D BankDat: 017D DS 1 ; original bank setting data ; ** work area in bank ** 8100 RamDat EQU BNKWRK ; DS 1 ; original RAM select data 8101 StackSv EQU RamDat + 1 ; DS 2 ; original stack ; DS 10 ; for stack 810D StackTop EQU StackSv + 12 ; END

   
   　実行時のロジアナ画面が下記になります。想定通りで問題ないですね・・　^^
   
   

   0000Hバンク内プログラム実行時のロジアナ画面（全体）　[sampling:25MHz]

   
   　0000Hバンクの外部メモリ側で動作中の試験プログラムが 0000Hバンクと 8000Hバンクのメモリを交互にリード／ライトしている部分を拡大したものが下図になります。
   　RAM と ROM 信号で測定マーカーを付けている箇所がそれぞれ 0000Hバンクと 8000Hバンクをリード／ライトしている部分で想定通りで問題無しです。
   
   

   0000Hバンク内プログラム実行時のロジアナ画面（拡大）　[sampling:25MHz]

   
   

　以上が今時点で確認できた内容になります。最後の方は説明の記述が息切れ気味になっている感がありますが今回はこの辺で筆を置きたいと思います。


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